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dc.contributor.advisorReis, Ricardo Augusto da Luzpt_BR
dc.contributor.authorConceição, Calebe Micael de Oliveirapt_BR
dc.date.accessioned2020-07-08T03:42:28Zpt_BR
dc.date.issued2020pt_BR
dc.identifier.urihttp://hdl.handle.net/10183/211473pt_BR
dc.description.abstractThe evolution of the Integrated Circuits Technology demands optimization of IC design. Nowadays, many circuits use much more transistors than necessary as a broad set of ASICs use a library of pre-designed cells. The small number of logic functions that a traditional cell library provides represents an inherent limitation in the optimization of the number of transistors in the circuit. This limitation directly influences the circuit performance. A library free design approach is necessary to obtain optimized circuits, using tools to allow the layout synthesis of any transistor network. The goal of this thesis is to develop a method to optimize the logical netlist of a circuit willing to reduce the number of transistors, connections, and vias. The optimized netlist serves as input to the layout synthesis tool. We post-process the original netlist generated in the traditional standard cell design flow systematically, replacing sets of cells by one new gate of equivalent logic generated on demand to reduce the number of transistors. We merge groups of connected combinational cells of unitary fanout into a new complex gate that is, in general, not available in the traditional cell library. The new gate has a custom transistor network that can be appropriately arranged and sized to fit the specific requirements of its location in the circuit. The experiments performed so far show that our method allows about 13% of reduction of the number of transistors in the entire circuit in comparison to netlists generated using other logic minimization tools. We also reduce the number of instances, contacts, and connections in the experiments we performed in 14%, 11%, and 10% on average, respectively, when compared to the netlist generated with a leading academic logic synthesis tool. We also investigate the impact of the proposed optimization in area and wirelength, achieving an estimated average reduction of 5% in the area and up to 14% reduction in total wirelength. These results evidence the optimization opportunities neglected in the standard cell design approach and show the advantages of library free synthesis.en
dc.description.abstractA evolução da Tecnologia de Circuitos Integrados exige otimização do projeto do circuito. Atualmente, vários circuitos usam muito mais transistores do que o necessário, pois um amplo conjunto de circuitos ASICs utiliza biblioteca de células pré-projetadas. O número reduzido de funções lógicas que uma biblioteca de células tradicional fornece representa uma limitação inerente na otimização do número de transistores no circuito, influenciando diretamente as métricas usuais de desempenho do circuito, como área, dissipação de energia e atraso. Uma abordagem de projeto livre de bibliotecas é necessária para obter circuitos otimizados, usando ferramentas para permitir a síntese de layout de qualquer rede de transistores. O objetivo desta tese é desenvolver um método para otimizar a netlist lógica de um circuito de modo a reduzir o número de transistores, número de conexões e número de vias. A netlist otimizada serve como entrada para a ferramenta de síntese de layout. Nós pós-processamos a netlist original gerada no fluxo de design de célula padrão tradicional e sistematicamente substituímos conjuntos de células por uma nova porta com lógica equivalente, gerada sob demanda para reduzir o número de transistores. Consideramos a mesclagem de grupos de células conectadas de fanout unitário em uma nova porta complexa que normalmente não está disponível na biblioteca de células tradicional. A nova porta possui uma rede de transistores personalizada que pode ser adequadamente organizada e dimensionada para atender aos requisitos específicos de onde ela está localizada no circuito. Os experimentos realizados até o momento mostram que a abordagem proposta é capaz de reduzir o número de transistores em todo o circuito em até 13 % em comparação com netlists geradas usando outras ferramentas de minimização, independentemente do tamanho da biblioteca de células padrão usada inicialmente para sintetizar a netlist original. Também reduzimos o número de instâncias, contatos e conexões nos experimentos realizados em 14 %, 11 % e 10 % em média, respectivamente, quando comparados com a netlist gerada com uma ferramenta acadêmica líder em síntese lógica. Investigamos também o impacto da otimização proposta na área e comprimento de fio, alcançando uma redução média estimada de 5 % na área e de até 14 % no comprimento total de fio. Esses resultados evidenciam as oportunidades de otimização negligenciadas na abordagem de projeto com células padrão, e reforçam as vantagens do projeto livre de biblioteca.pt_BR
dc.format.mimetypeapplication/pdfpt_BR
dc.language.isoengpt_BR
dc.rightsOpen Accessen
dc.subjectEDAen
dc.subjectInformáticapt_BR
dc.subjectLogic Synthesisen
dc.subjectLibrary freeen
dc.subjectCell clusteringen
dc.subjectTransistor networken
dc.subjectTransistor counten
dc.subjectMicroelectronics.en
dc.titleMinimizing transistor count in transistor networkspt_BR
dc.title.alternativeMinimizando o número de transistores em redes de transistores pt
dc.typeTesept_BR
dc.identifier.nrb001114961pt_BR
dc.degree.grantorUniversidade Federal do Rio Grande do Sulpt_BR
dc.degree.departmentInstituto de Informáticapt_BR
dc.degree.programPrograma de Pós-Graduação em Computaçãopt_BR
dc.degree.localPorto Alegre, BR-RSpt_BR
dc.degree.date2020pt_BR
dc.degree.leveldoutoradopt_BR


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