Improving programmable logic controller performance based on scan time reduction

Abstract

Since their appearance, programmable logic controllers (PLCs) are massively and predominantly used as the central controller in automation systems. Unfortunately, due to the poor performance of the majority of these devices, the typical role of PLCs in automation systems is restricted to a controller, since applications with more sophisticated computational requirements tend to be handled by external processing units along with the PLCs. To solve this issue, this work improves novel architecture proposals based on data flow machines, circuit simulation theory, and memoization technique to achieve a performance boost based on the scan time reduction. Along with the architectural improvements, this dissertation evaluates the impact of different execution units’ types and quantities in a cycle-accurate simulator (CAS) that was specially developed to simulate the PLC cores. Furthermore, in order to perform a robust and complete evaluation, the silicon areas of the simulated architectures are calculated using the McPAT framework to establish the performance/area relationship of the simulated cores. Evaluation results show best scan time reductions of up to 68% for cores with single execution units and up to 89% for cores with multiple execution units, as well as a 50% scan time reduction with a minor impact on the silicon area.

Desde a sua introdução, os controladores lógicos programáveis (CLPs) são massiva e predominantemente usados como o controlador central em sistemas de automação. Infelizmente, devido ao fraco desempenho da maioria desses dispositivos, o papel típico dos CLPs nos sistemas de automação é restrito a um mero controlador, uma vez que aplicações com requisitos computacionais mais sofisticados tendem a ser tratados por unidades de processamento externas juntamente com os CLPs. Para resolver esse problema, este trabalho aprimora novas propostas de arquitetura baseadas em máquinas data flow, teoria de simulação de circuitos e técnica de memoização para obter um aumento de desempenho com base na redução do tempo de scan. Juntamente com as melhorias arquitetônicas, esta dissertação avalia o impacto de diferentes tipos e quantidades de unidades de execução em um simulador de precisão de ciclo, desenvolvido especialmente para simular os núcleos de CLP. Além disso, para realizar uma avaliação robusta e completa, as áreas de silício das arquiteturas simuladas foram calculadas usando o framework McPAT para estabelecer a relação desempenho/área dos núcleos simulados. Os resultados da avaliação mostram nos melhores casos reduções no tempo de varredura de até 68% para núcleos com unidades de execução única e até 89% para núcleos com várias unidades de execução, além de uma redução de 50% no tempo de varredura com um pequeno impacto na área de silício.