Comparação de modelamento VHDL e Verilog para síntese em fpga

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Data
2002
Autor
Orientador
Tipo
URI
http://hdl.handle.net/10183/82231
Evento
Salão de iniciação Científica (14. : 2002 dez. 2-6 : UFRGS, Porto Alegre, RS).
Assunto
Tipo de apresentação
Apresentação oral
Grande Área
Ciências exatas e da terra
Contido em
Salão de iniciação Científica (14. : 2002 : Porto Alegre, RS). Livro de resumos. Porto Alegre : UFRGS, 2002.
Sessão
Microeletrônica ii
Coleções
 
   

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