Comparação de modelamento VHDL e Verilog para síntese em fpga

dc.contributor.advisor	Adário, Alexandro M. S.	pt_BR
dc.contributor.author	Almeida, Andre	pt_BR
dc.date.accessioned	2013-12-04T11:31:03Z	pt_BR
dc.date.issued	2002	pt_BR
dc.identifier.uri	http://hdl.handle.net/10183/82231	pt_BR
dc.format.mimetype	application/pdf
dc.language.iso	por	pt_BR
dc.relation.ispartof	Salão de iniciação Científica (14. : 2002 : Porto Alegre, RS). Livro de resumos. Porto Alegre : UFRGS, 2002.	pt_BR
dc.rights	Open Access	en
dc.title	Comparação de modelamento VHDL e Verilog para síntese em fpga	pt_BR
dc.type	Resumo publicado em evento	pt_BR
dc.contributor.event	Salão de iniciação Científica (14. : 2002 dez. 2-6 : UFRGS, Porto Alegre, RS).	pt_BR
dc.subject.session	Microeletrônica ii	pt_BR
dc.subject.cnpq	Ciências exatas e da terra	pt_BR
dc.type.presentation	Apresentação oral	pt_BR
dc.identifier.old-sic	20020310	pt_BR

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