Estudo e desenvolvimento de heurísticas e arquiteturas de hardware para decisão rápida do modo de codificação de bloco para o padrão H.264/AVC

Abstract

O processo de compressão de vídeo é essencial para aplicações que utilizam vídeos digitais. O alto volume de informações contidas em um vídeo digital requer que um processo de compressão seja aplicado antes de este ser armazenado ou transmitido. O padrão H.264/AVC, estado-da-arte em termos de compressão de vídeo, introduziu um conjunto de ferramentas inéditas em relação a outros padrões, as quais possibilitam um ganho significativo em eficiência de compressão, diminuindo a taxa de bits sem perda na qualidade da imagem. Contudo, o preço deste ganho reside em um significativo aumento na complexidade de codificação. No padrão H.264/AVC, a codificação pode acontecer de acordo com um dos treze modos de codificação intra-quadro ou de acordo com um dos oito tamanhos de bloco disponíveis para a predição inter-quadros. A escolha de melhor modo utilizada pelo software de referência do padrão (JM 17.1) é baseada em uma busca exaustiva pelo melhor modo, realizando a codificação repetidamente para todos os modos até que o menor custo em termos de taxa de bits e distorção seja encontrado. Esta decisão aumenta drasticamente o fluxo de codificação, muitas vezes impossibilitando a codificação de vídeos digitais em tempo real. Neste contexto, a presente dissertação apresenta o estudo e o desenvolvimento de um conjunto de heurísticas que possibilitam a avaliação do melhor modo de codificação de bloco em um processo mais rápido que o usado pelo software de referência. Ao invés da realização do fluxo completo de codificação para todos os modos seguida por uma avaliação do melhor caso, propõe-se um conjunto de análises prévias que convergem para a decisão de apenas um modo de codificação. A redução atingida no número de repetições do processo de codificação foi de quarenta e sete vezes, ao custo de um aumento relativamente pequeno na taxa de bits. Quando comparada com outros trabalhos, a decisão rápida atingiu resultados expressivamente mais satisfatórios em termos de complexidade computacional, sem perda de qualidade ou aumento de taxa de bits significativo. Foram desenvolvidas arquiteturas de hardware que implementam as heurísticas propostas. A arquitetura de decisão intra-quadro atingiu uma frequência máxima de 105 MHz, enquanto que a arquitetura de decisão inter-quadros apresentou uma frequência de 118 MHz para dispositivos FPGA Virtex 5 da Xilinx, sendo ambas capazes de processar vídeos de alta definição em tempo real.

The video compression process is essential in digital video applications, due to the extremely high data volume present in a digital video to be stored or transmitted through a physical link. H.264/AVC, the state-of-art video coding standard, introduces a set of novel features which lead to a significant gain in terms of compression efficiency, decreasing the bit-rate without image quality losses. However, the price of this gain resides at a high complexity increase. In H.264/AVC, the encoding process can occur according to one of the thirteen intra-frame coding modes or according to one of the eight available inter-frames block sizes. In the reference software (JM 17.1), the choice of the best mode is performed through exhaustive executions of the whole encoding process. The mode which presents the lowest cost in terms of required bit-rate and image distortion is then chosen. This decision process increases significantly the encoding process, sometimes even forbidding its use in real time video coding applications. Considering this context, this thesis presents a study and the development of a set of heuristics which allow the evaluation of the best coding mode in a process which is faster than the one used by the reference software. Instead of performing the whole encoding flow for all the possible modes followed by an evaluation of the best case, this work proposes a set of pre-analysis which converge to the selection of one encoding mode. The reduction achieved in the number of repetitions of the encoding process is of forty seven times, at the cost of a relatively small bit-rate increase. When compared to other works, the fast mode decision results are expressively more satisfactory in terms of computational complexity, with no image quality loss or significant bit-rate increase. The hardware architectures which implement the proposed heuristics were also developed in this work. The architecture for intra-frame decision achieved a maximum frequency of 105 MHz, while the architecture for inter-frames decision presented a maximum frequency of 118 MHz for Virtex 5 FPGAs from Xilinx. They are both capable of processing high definition videos in real time.