Análise de projeto de circuitos amplificadores sensores de realimentação positiva em memórias SRAM

Abstract

Em sistemas embarcados modernos, a memória volátil SRAM é utilizada como cache para assegurar a alta velocidade de processamento de instruções e dados, ocupando parte significativa do tamanho dos circuitos integrados. O projeto de caches de maior velocidade e armazenamento permanece sendo essencial para processadores de alta performance. No contexto de aumento contínuo de densidade de células da memória conforme o avanço da tecnologia CMOS, os circuitos amplificadores sensores (SA) são utilizados para reduzir sua latência e o consumo de energia, sendo componentes periféricos essenciais em SRAM. Durante acesso de leitura da memória, encarregam-se de detectar pequenos sinais diferenciais de tensão ou corrente elétrica produzidos pelas células de bit e amplificá-los, visando a rápida e eficiente transmissão dos dados digitais armazenados. Dessa forma, o tempo de acesso e consumo de energia da memória são principalmente determinados pelo circuito amplificador sensor. Devido a importância dessa classe de circuitos, estuda-se seu funcionamento e variações usuais empregadas em SRAM, sendo os amplificadores sensores diferenciais de realimentação positiva (LSA) os modelos mais utilizados em função de baixo consumo, alta velocidade e elevada taxa de rejeição de modo comum (CMRR). De modo a observar os principais compromissos de projeto entre desempenho, consumo, área e tolerância a falhas, é feita análise de projeto de amplificador sensor denominado FSPA-VLSA a partir de metodologia heurística de projeto em etapas. Utilizando-se apenas ferramentas gratuitas de código aberto, como o Google/SkyWater PDK de tecnologia CMOS 130 nm (SKY130) e simulador elétrico ngspice 35, em objetivo de otimização simultânea de desempenho, consumo e área do circuito, executa-se o projeto a nível de transistores a partir do dimensionamento de seus dispositivos internos. Determina-se estatisticamente com base em simulações Monte Carlo os critérios codependentes de tensão de desvio de entrada, sensibilidade e rendimento. Em qualificação da abordagem adotada e validação do projeto final, é feita avaliação comparativa baseada em método de soma ponderada da análise de decisão multicritérios (MCDA). Do circuito projetado, atinge-se equilíbrio satisfatório de desempenho, consumo e área, com pontuações de critérios 0,93, 0,94 e 0,95, respectivamente, e pontuação final de 0,94 para pesos iguais, com sensibilidade determinada em 70 mV para se atingir o alvo de rendimento de 99,8%.

In modern embedded systems, SRAM is used as cache memory to ensure high-speed processing of instructions and data, making up a significant part of the size of integrated circuits. The design of cache memory of higher speed and storage remains essential for high-performance processors. Due to continuously increasing memory cell density as CMOS technology advances, sense amplifier (SA) circuits are employed to reduce total delay and power consumption, being essential peripheral components in SRAMs. During memory read access, these circuits are in charge of sensing small differential voltage or current signals developed by the bit cells to amplify them for fast digital data transmission. Therefore, memory access time and power consumption are mainly determined by the sense amplifiers. Due to their significance, the present work studies the usual circuit models employed in SRAM, with focus to latch-type differential sense amplifiers (LSA) due to their low power, high speed and high common mode rejection ratio (CMRR). In order to capture the main design tradeoffs for performance, consumption, area and fault tolerance, the sense amplifier commonly referred to as FSPA-VLSA is designed using a heuristic methodology. Using only FOSS tools, such as the Google/SkyWater PDK of 130 nm CMOS technology (SKY130) and SPICE-compatible simulator ngspice 35, and aiming to simultaneously optimize performance, power consumption and circuit area, the transistor-level design is performed from the sizing of the internal devices. Based on Monte Carlo simulations, reliability metrics such as the input offset, sensitivity and yield are statistically determined. To qualify the design approach and validate the final design, benchmarking is performed based on the weighted sum method of multicriteria decision analysis (MCDA). The designed circuit achieves reasonable scores for performance, consumption and area of 0.93, 0.94 and 0.95, respectively, and total score of 0.94 for equal criteria weights, with sensitivity determined at 70 mV for a target yield of 99.8%.