Implementação e ambiente de validação em lógica programável de um decodificador LDPC

Abstract

A concepção de um circuito integrado envolve uma sequência algorítmica de passos a serem cumpridos para transformar uma ideia em “silício”. De forma simplificada, um desses passos é a implementação de uma determinada lógica usando linguagens apropriadas para esta finalidade. Fundamentalmente é de suma importância efetivar testes e simulações nessa lógica, propiciando ao desenvolvedor menor risco financeiro, pois é uma oportunidade de encontrar defeitos e assim realizar novos e rápidos ciclos de projeto na lógica gerada. Com o intuito de realizar testes que demandariam excessivo tempo computacional de simulação na lógica em questão, é possível realizar a prototipação em lógica programável, em Field Programmable Gate Array (FPGA) e assim, fisicamente exercitar os circuitos digitais nela contida. Porém, para se realizar esta, é necessária a implementação não só do módulo de lógica em questão como também de uma infraestrutura adjacente para estimular o bloco e gerenciar os testes. Neste trabalho é proposta uma arquitetura para executar esses estímulos em um decodificador de correção de erros com estratégia LDPC. Para tal, é efetuada a implementação deste mesmo bloco, que fora anteriormente descrito pelo autor em HDL, juntamente com módulos de gerenciamento dos estímulos para exercitar e coletar os resultados.

The conception of an integrated circuit involves an algorithmic sequence of steps to be followed to transform an idea into “silicon”. In a simplified way, one of these steps is the implementation of a certain logic, using languages appropriate for this task. Fundamentally, it is crucial to carry tests and simulations in this logic, providing the developer with less financial risk, as it is an opportunity to find defects and thus carry out new and fast design cycles in the generated logic. To carry out tests that would require excessive computational simulation time in the logic in question, it is possible to perform prototyping in programmable logic, in Field Programmable Gate Array (FPGA), and therefore, physically exercise the digital circuits contained therein. However, to perform, it is necessary to implement the logic module in question and adjacent infrastructure to stimulate the block and manage the tests. An architecture is proposed to execute these stimuli in an error correction decoder with the LDPC strategy in this work. To this end, the implementation of this same block is carried out, which was previously described by the author in HDL, together with modules for managing the stimuli to exercise and collect the results.