Projeto de uma biblioteca de células para circuitos 3D monolíticos

Abstract

Conforme a tecnologia avança, os dispositivos reduzem de tamanho e as interconexões são responsáveis pela maior parte do atraso do circuito quando comparadas a outros elementos do circuito. Circuitos monolíticos 3D apresentam-se como uma forma de redução do comprimento médio das interconexões, criando camadas de dispositivos e interligando-as por vias verticais de menores tamanhos que as interconexões de circuitos 2D. Este trabalho apresenta um estudo do estado da arte dos circuitos monolíticos 3D e o projeto de uma biblioteca de células monolítica 3D otimizada para o produto atraso-potência. As células são criadas com base no estudo do dimensionamento de transistores e a proporção ótima Wp/Wn. A biblioteca de células proposta possui quinze células. Utiliza-se a biblioteca Mono3D, a qual foi desenvolvida no FreePDK45 pelo laboratório NanoCAS da Universidade de Stony Brook. Após configurar a biblioteca no Virtuoso, utiliza-se a célula inversora da biblioteca, fazendo o estudo de como esta porta é afetada por variações na carga capacitiva de saída, no redimensionamento de suas vias de conexão entre camadas e como os transistores separados em diferentes camadas respondem a variações na tensão de alimentação. O inversor não perde suas características lógicas para os valores testados com as cargas variáveis. O redimensionamento de vias verticais apresentou um ganho de performance para o inversor, mas não apresentou mudança visível para circuitos maiores. Finalmente, quando se dá variação na tensão de alimentação do inversor, os transistores PMOS apresentam uma maior sensibilidade do que os NMOS. Realiza-se o dimensionamento dos transistores de acordo com o produto atraso-potência, obtendo-se uma relação otimizada da proporção Wp/Wn. Finalmente, cria-se a biblioteca de células monolítica 3D para posterior implementação dos circuitos de teste, sendo estes circuitos combinacionais e sequencial. Comparando a biblioteca Mono3D com a nova biblioteca de células, os circuitos simulados utilizando a nova biblioteca apresentaram um ganho médio de 12:3% em performance, com um aumento de 5:7% em consumo de energia. Ainda, para o circuito com maior área testado, o produto atraso-potência deste reduziu em 16%.

As technology advances, device size reduces and interconnections become the major contributor to the delay of the circuit, when compared with other components. Monolithic 3D circuits propose a way of reducing the average length of interconnects, creating layers of devices and connecting them by vertical vias with smaller length than their 2D counterpart. This work presents the study of the state of the art of monolithic 3D circuits and the design of a monolithic 3D standard cell library for the optimal power-delay product. Cells are designed based in the transistor sizing study and the optimal Wp/Wn ratio. The proposed standard cell library contains fifteen cells. Mono3D must be configured on the EDA environment. Then, using the inverter cell from the library, analysis of how the logic gate behaves for different values of a capacitive load. The third simulation using the inverter cell presents its behavior for an increase in the dimensions of the vertical vias. Finally, the way the cell responds to voltage variation is analyzed. Power and delay grow steadily according to the load. Even then, the inverter cell does not lose its logic properties. When resizing the vertical vias, power and delay reduce for the inverter. Doing the same test for bigger circuits, the difference in circuit parameters is not visible. With voltage variation, the PMOS transistor of the inverter is more sensitive than the NMOS. Gate sizing is done according to the power-delay product, giving an optimized proportion Wp/Wn. Finally, the new monolithic 3D library is created and used for further implementation of combinational and sequential benchmarks. Utilizing the new cell library to implement the benchmarks, they achieved an average increase of 12:3% in performance and 5:7% increase in power consumption. For the biggest, in area, benchmark tested, power-delay product reduced 16%.