Circuit-level approaches to mitigate the process variability and soft errors in finFET logic cells

Abstract

Process variability mitigation and radiation hardness are relevant reliability requirements as chip manufacturing advances more in-depth into the nanometer regime. The parameter yield loss and critical failures on system behavior are the major consequences of these issues. Some related works explore the influence of process variability and single event transients (SET) on the circuits based on FinFET technologies, but there is a lack of approaches to mitigate the effects caused by them. For these reasons, from a design standpoint, considerable efforts should be made to understand and reduce the impacts introduced by reliability challenges. In this regard, the main contributions of this Ph.D. thesis are: 1) to investigate the behavior of FinFET logic cells under process variations and radiation effects; 2) to evaluate four circuit-level approaches to attenuate the impact caused by work-function fluctuations (WFF) and soft errors (SE); 3) to provide an overall comparison between all techniques applied in this work; 4) to trace a trade-off between the gains and penalties of each approach regarding performance, power, area, and SET crosssection. Transistor reordering, decoupling cells, Schmitt Trigger, and sleep transistor are the four circuit-level mitigation techniques explored in this work. The potential of each one to make the logic cells more robust to the process variability and radiation-induced soft errors are assessed comparing the standard version results with the design using each approach. This Ph.D. thesis also establishes the mitigation tendency when different levels of variation, transistor sizing, and radiation particles characteristics such as linear energy transfer (LET) are applied in the design with these techniques. The process variability is evaluated through Monte Carlo (MC) simulations with the WFF modeled as a Gaussian function using SPICE simulations. The SE susceptibility is estimated using the radiation event generator tool MUSCA SEP3 (developed at ONERA), also based on an MC method, which deals both with radiation environment characteristics, layout features and the electrical properties of devices. In general, the proposed approaches improve the state-of-the-art by providing circuit-level options to reduce the process variability effects and SE susceptibility, at fewer penalties and design complexity. The transistor reordering technique can increase the robustness of logic cells under process variations up to 8%, but this method is not favorable for SE mitigation. The insertion of decoupling cells shows interesting outcomes for power variability control with levels of variation above 4%, and it can attenuate until 10% the delay variability considering manufacturing process with 3% of WFF. Depending on the LET, the design with decoupling cells can decrease until 10% of SE susceptibility of logic cells. The use of Schmitt Triggers in the output of FinFET cells can improve the variability sensitivity by up to 50%. The sleep transistor approach improves the power variability reaching around 12% for WFF of 5%, but the advantages of this method to delay variability depends how the transistors are arranged with the sleep transistor in the pull-down network. The addition of a sleep transistor become all logic cells studied free of faults even at the near-threshold regime. In this way, the best approach to mitigate the process variability is the use of Schmitt Triggers, as well as the sleep transistor technique, is the most efficient for the SE mitigation. However, the Schmitt Trigger technique presents the highest penalties in area, performance, and power. Therefore, depending on the application, the sleep transistor or decoupling cells technique can be the most appropriate to mitigate the process variability effects.

A variabilidade de processo e a resistência a radiação são requisitos de confiabilidade relevantes à medida que a fabricação de chips avança mais a fundo no regime nanométrico. A perda de rendimento paramétrico e as falhas críticas no comportamento do sistema são as principais consequências destes problemas. Alguns trabalhos relacionados exploram a influência da variabilidade de processo e dos eventos transientes únicos (SET) nos circuitos projetados nas tecnologias FinFET, mas existe uma ausência de abordagens para mitigar eles. Por estas razões, do ponto de vista de projeto, esforços consideráveis devem ser feitos para entender e reduzir os impactos introduzidos pelos desafios de confiabilidade. Dessa forma, as principais contribuições desta tese de doutorado são: 1) investigar o comportamento de células lógicas FinFET sob variações de processo e efeitos de radiação; 2) avaliar quatro abordagens em nível de circuito para atenuar o impacto causado por flutuações na função trabalho (WFF) and soft errors (SE); 3) fornecer uma comparação global entre todas as técnicas aplicadas neste trabalho; 4) Traçar um balanceamento entre os ganhos e as penalidades de cada abordagem em relação ao desempenho, potência, área, seção transversal SET e largura de pulso SET. Reordenamento de transistores, e o uso de decoupling cells, Schmitt Triggers e sleep transistors são as quatro técnicas de mitigação em nível de circuito exploradas neste trabalho. O potencial de cada uma delas para tornar as células lógicas mais robustas à variabilidade de processo e aos soft errors induzidos pela radiação são avaliados comparando os resultados da versão padrão com o projeto usando cada uma das técnicas. Esta tese também estabelece a tendência de mitigação quando diferentes níveis de variação, dimensionamento de transistores e características das partículas de radiação, tais como a transferência linear de energia (LET), são aplicados no projeto com estas técnicas. A variabilidade de processo é avaliada através de simulações Monte Carlo (MC) com a WFF modelada como uma função Gaussiana usando simulações SPICE enquanto a susceptibilidade à SE é estimada usando a ferramenta gerado de eventos de radiação MUSCA SEP3 (desenvolvida na ONERA) também baseada em um método MC que lida com as características do ambiente de radiação, os recursos de leiaute e as propriedades elétricas dos dispositivos. De modo geral, as técnicas propostas melhoram o estado da arte, fornecendo opções à nível de circuito para reduzir os efeitos da variabilidade de processo e a susceptibilidade à SE, com menos penalidades e complexidade de projeto. A técnica de reordenamento de transistores pode aumentar a robustez das células lógicas sob variação de processo até 8%, mas este método não é favorável para a mitigação de SE. A inserção de decoupling cells mostra resultados interessantes para o controle da variabilidade de potência com níveis de variação acima de 4%, e esta técnica pode atenuar até 10% a variabilidade de atraso considerando um processo de manufatura com 3% de WFF. Dependendo do LET, o projeto com decoupling cells pode diminuir até 10% a susceptibilidade à SE das células lógicas. O uso de Schmitt Triggers na saída das células FinFET podem melhorar a sensibilidade à variabilidade até 50%. A abordagem com sleep transistors melhora a variabilidade de potência em torno de 12% para 5% de WFF, mas as vantagens desse método para o atraso dependem de como os transistores estão posicionados em relação ao sleep transistor na rede pulldown. A adição de um sleep transistor torna todas as células lógicas estudadas livre de falhas mesmo no regime quase limiar. Neste contexto, a melhor abordagem para mitigar a variabilidade de processo é o uso de Schmitt Triggers, bem como a técnica de sleep transistor é a mais eficiente para a mitigação de SE. No entanto, a técnica de Schmitt Triggers apresenta as maiores penalidades de área, desempenho e potência. Sendo assim, dependendo da aplicação, a técnica de sleep transistors pode ser a mais apropriada para mitigar os efeitos da variabilidade de processo.