Single event upset mitigation for FPGA based low density parity check decoder

Abstract

With the increasing of data rates and physical limitation defined by channel capacity, communication systems have to be designed with high efficiency and reliability. LDPC codes have emerged over the last decades and became a key component of many commercialized systems as a benefit of their excellent performance and suitability to parallel hardware implementation. Under that scenario, FPGA-based decoders have been exploited since these devices offer rapid prototyping and high levels of parallelism. FPGAs, as any semiconductor device, have become sensitive to radiation due to the continual evolution of fabrication technology, such as device shrinkage, power supply reduction and increasing operating speeds. FPGAs’ cells are especially susceptible to single event upsets (SEUs) and fault tolerance techniques must be applied in order to mitigate their effects. In this work, it is presented a study about the effects of SEUs in an FPGA-based LDPC decoder and it is proposed a selective technique to improve reliability in this specific application.

Com o aumento das taxas de dados e limitações físicas definidas pela capacidade do canal, os sistemas de comunicação devem ser projetados com alta eficiência e confiabilidade. Os códigos LDPC emergiram nas últimas décadas e se tornaram um componente-chave de vários sistemas comerciais, como resultado de seu excelente desempenho e possibilidade de paralelismo. Nesse contexto, implementações em FPGAs vêm sendo exploradas, uma vez que esses dispositivos oferecem prototipagem rápida e altos níveis de paralelismo. Os FPGAs, como qualquer dispositivo semicondutor, tornaram-se sensíveis à radiação devido à evolução contínua da tecnologia de fabricação, como encolhimento do dispositivo, redução da voltagem de alimentação e aumento das velocidades de operação. As células dos FPGAs são especialmente suscetíveis a single event upsets (SEUs) e técnicas de tolerância a falhas devem ser aplicadas para atenuar seus efeitos. Neste trabalho, é apresentado um estudo sobre os efeitos de SEUs em um decodificador LDPC implementado em FPGA e uma técnica seletiva para aumentar a confiabilidade nesta aplicação específica é proposta.