Implementação e caracterização de falhas em um decodificador LDPC

Abstract

Os códigos LDPC (Low-Density Parity Check) são muito utilizados pela indústria e foram extensivamente estudados pela comunidade acadêmica. Inúmeros algoritmos, políticas de escalonamento e arquiteturas foram propostas para implementar esses códigos em FPGAs, mas sem preocupação com falhas que podem ocorrer na memória de configuração desses dispositivos. Esse trabalho apresenta um estudo sobre os códigos LDPC e alguns de seus algoritmos, como: Sum-Product, Min-Sum, -min e Modified Min-Sum (MMS). Foi implementado um decodificador em hardware de códigos LDPC utilizando a política de escalonamento Layered Belief Propagation e o algoritmo MMS. Ambos foram escolhidos por se adequarem melhor as características do LDPC a ser implementando, como: utilização de uma matriz de paridade do tipo Quasi-cyclic, uma pequena ocupação de área em hardware e uma eficiência energética, em relação ao canal de comunicação, dentro dos padrões esperados pela literatura. Por fim, o trabalho demostra os resultados do teste de injeção de falhas que foi realizado no módulo Check-Node. Esse módulo foi escolhido por ser o principal do LDPC, pois trabalha diretamente com todas as operações aritméticas descritas no algoritmo e ocupa a maior parte da área do decodificador. Os resultados demonstram a quantidade de bits sensíveis a erros, categorizados em diferentes tipos de erros, bem como o impacto desses na a eficiência energética, em relação ao canal de comunicação, do decodificador.

LDPC (Low-Density Parity Check) codes are widely used by the industry and were the subject to extensive studies by the academic community. Many algorithms, schedules and architectures have been proposed to implement these codes in FPGAs, but with no concern for faults that may occur in the configuration memory of these devices. This work presents a study about LDPC codes and some of its algorithms, like: Sum-Product, Min-Sum, -min and Modified Min-Sum (MMS). A LDPC decoder was implemented in hardware using the Layered Belief Propagation schedule with the Modified Min-Sum algorithm. Both have been chosen because they adapt better to the necessary characteristics of the LDPC implemented, like: using a Quasi-cyclic parity-check matrix, a small hardware utilization and a Bit Error Rate that is consistent with the literature. Lastly, this work show the results of the fault injection tests performed in the Check- Node. This is the main LDPC module, because it implements all the arithmetic operations described in the algorithm and occupies most of the decoder area. The results demonstrate the amount of bits that are sensitive to errors, categorized in different types, as well as the impact of these bits in the Bit Error Rate of the decoder.