Projeto físico de uma biblioteca de células padrão em altura múltipla para um PDK FinFET preditivo em 7 nm

Abstract

A miniaturização contínua da tecnologia de semicondutores aumentou a procura por circuitos integrados eficientes e de elevado desempenho. Nesse contexto, a tecnologia FinFET surge como uma resposta aos desafios enfrentados pela indústria. Os transistores FinFET, com sua estrutura tridimensional que controla melhor o fluxo de corrente, permitem uma maior densidade de transistores, proporcionando ganhos significativos em desempenho e eficiência energética. As células padrão tradicionais em altura única enfrentam limitações na obtenção de métricas ótimas de potência, desempenho e área, bem como desafios de roteamento. A técnica de altura múltipla permite a definição de uma altura menor para a biblioteca, sem comprometer o projeto de células lógicas que possuem maior complexidade, como as células sequenciais, permitindo flexilidade e desempenho melhorados. O presente trabalho apresenta o desenvolvimento de uma biblioteca de células padrão em altura múltipla em 7 nm, com base na tecnologia FinFET. A análise elétrica e a metodologia de projeto físico das células padrão também são discutidas na dissertação. Isso envolve a definição de métricas de desempenho relevantes, como atraso de propaga- ção, tempos de subida e descida e consumo de potência. Foram projetadas treze células padrão. As funções lógicas flip-flop e multiplexador foram propostas em altura múltipla. A maioria das célula alcançou uma redução de 25%, sendo que o flip-flop tipo D com reset e a XNOR2 alcançaram reduções de 40% e 50%, respectivamente. Os resultados da síntese lógica de benchmarks da ISCAS’89 e ITC’99 demonstraram uma economia de área de até 36% em comparação com uma biblioteca convencional de 6 tracks. Essas descobertas oferecem uma direção promissora para futuros projetos de bibliotecas de células padrão.

The continuous scaling of semiconductor technology has increased the demand for efficient, high-performance integrated circuits. In this context, FinFET technology has emerged as a response to the challenges faced by the industry. FinFET transistors, with their three-dimensional structure that better controls current flow, allow for a higher density of transistors, providing significant gains in performance and energy efficiency. Traditional single-height standard cells face limitations in achieving optimal power, performance and area metrics, as well as routing challenges. The multi-height technique allows the definition of a smaller height for the library, without compromising the design of logic cells that have greater complexity, such as sequential cells, allowing for improved flexibility and performance. This paper presents the development of a 7 nm multi-height standard cell library, based on FinFET technology. The electrical analysis and design methodology of the standard cells are also discussed in the dissertation. This involves defining relevant performance metrics such as propagation delay, rise and fall times and power consumption. Thirteen standard cells were designed. The D-type flip-flop with reset and multiplexer logic functions were proposed in multi-height. Most of the cells achieved a reduction of 25%, with the D-type flip-flop with reset and XNOR2 achieving reductions of 40% and 50%, respectively. The results of the logic synthesis of the ISCAS’89 and ITC’99 benchmarks demonstrated an area saving of up to 36% compared to a conventional 6 tracks library. These findings offer a promising direction for future cell library projects.