Power estimation methodology for pass transistor logic circuits

Abstract

In the current mobile and Internet of Things era, energy-efficient chip design is crucial due to battery limitations and the prevalence of dark silicon. Pass Transistor Logic (PTL) offers potential energy savings but lacks tailored power estimation methods, as traditional approaches designed for complementary static CMOS circuits are shown to be inadequate as a result of distinct electrical behavior. This work addresses this gap by proposing a gate-level power estimation methodology for PTL circuits, employing an event-driven simulator that provides input slope and capacitance information, as well as lookup tables containing cell characteriza tion data. The objective of this work was to enable average power estimation of PTL circuits with accuracy within 10% from SPICE simulation, a goal that was successfully achieved, with a total estimation error of 4.34% demonstrated for a benchmark circuit with PTL cells. This work thus contributes to the need for specialized power estimation techniques to support the adoption of PTL as an alternative logic style in contemporary chip design, advancing the broader research program of low-power digital designs.

Naatual era dos dispositivos móveis e da Internet das Coisas, o projeto de chips energeticamente eficientes é crucial devido a limitações de bateria e à prevalência do dark silicon. Lógica de Transistores de Passagem (PTL) oferece uma potencial reduçãodeenergia, porémcarecedemétodosespecíficosdeestimativadepotência, dado que as abordagens tradicionais projetadas para circuitos CMOS estáticos complementares se revelam inadequadas devido a diferenças elétricas. Este tra balho aborda esta lacuna propondo uma metodologia de estimativa de potência emnível de portas lógicas para circuitos com PTL, fazendo uso de um simulador orientado a eventos que fornece informações de slope de entrada e capacitância, assim como tabelas de consulta contendo dados de caracterização de células. O ob jetivo deste trabalho era de estimar a potência média de circuitos PTL com erro de menosde10%emrelaçãoasimulaçãoSPICE, metaquefoi alcançada com sucesso, como demonstrado por um erro total de 4,34% para um circuito de referência com células PTL. Este trabalho contribui, portanto, para a necessidade de técnicas especializadas de estimativa de potência para amparar a adoção de estilos lógicos alternativos como PTL no projeto de chips modernos, desenvolvendo o programa de pesquisa geral de concepção de chips digitais de baixa potência.