IPSoCGen platform - Framework for MP/SoC generation

Abstract

System-on-Chip (SoC) architectures encompass multiple processing elements and a com munication fabric on a single integrated circuit, offering substantial parallelism and a high communication bandwidth. This arrangement yields significant performance ben efits while maintaining low power consumption. Nevertheless, designing and verifying complex VLSI systems presents challenges and often involves employing pre-defined and certified functional building blocks referred to as Intellectual Property (IP). The state of the art in design generation focuses more on high-level abstraction through Scale-based language, limiting the flexibility of the generated hardware. This work signifies a no table advancement by introducing a platform for constructing configurable systems that streamline the interconnection of pre-designed IPs through a Network on Chip (NoC). The nodes within this network comprise processors or any self-governing data handling systems that adhere to industry-standard protocols. This enables the mapping of multi ple independent or interconnected processes onto various node clusters, allowing them to function autonomously. The platform’s user-friendly interface permits the specification of global parameters, simulation, debugging, RTL generation, synthesis, and the uploading of FPGA-based application code. Additionally, the communication interface protocol en ables the integration of Special Purpose Cores with the internal bus or NoC Interface, thus enhancing the system’s adaptability and extensibility. The principal application domains envisioned for this platform include Image Processing/Computer Vision and Artificial Intelligence engines. To demonstrate the feasibility of the design flow and explore the performance benefits derived from parallelism, basic image processing algorithms were implemented as proof of concept applications. Given the platform’s capacity to generate both SoCs and MPSoCs, both designs were produced and benchmarked using the im age processing application. These benchmarks revealed the advantages and limitations of each system configuration. While this initial implementation provides valuable insights, further endeavors are necessary to enrich the hardware directory of the nodes and enhance security and reliability aspects. The final platform presented is capable of generating mul tiple design topologies, providing flexibility to test these systems to the emulation and prototyping stages, where the performance and correctness can be evaluated.

Arquiteturas System-on-Chip (SoC) abrangem múltiplos elementos de processamento e um barramento de comunicação em um único circuito integrado, oferecendo substancial paralelismo e uma alta largura de banda de comunicação. Essa disposição resulta em significativos benefícios de desempenho ao mesmo tempo em que mantém um baixo consumo de energia. No entanto, projetar e verificar sistemas complexos de VLSI apresenta desafios e frequentemente envolve a utilização de blocos de construção funcionais pre definidos e certificados, referidos como Propriedade Intelectual (IP). O estado da arte na geração de design foca mais na abstração de alto nível por meio de bibliotecas basea das em linguagem Scala, limitando a flexibilidade do hardware gerado. Este trabalho representa um notável avanço ao introduzir uma plataforma para construir sistemas con figuráveis que facilitam a interconexão de IPs pré-projetados por meio de uma Rede em Chip (NoC). Os nós dentro dessa rede incluem processadores ou qualquer sistema autô nomo de manipulação de dados que aderem a protocolos padronizados pela indústria. Isso possibilita o mapeamento de múltiplos processos independentes ou interconectados em vários aglomerados de nós, permitindo que eles funcionem autonomamente. A inter face amigável dessa plataforma permite a especificação de parâmetros globais, simulação, depuração, geração de RTL, síntese e o carregamento de código de aplicação baseado em FPGA. Além disso, o protocolo de interface de comunicação possibilita a integração de Núcleos de Propósito Especial ao barramento interno ou Interface NoC, aprimorando as sim a adaptabilidade e extensibilidade do sistema. Os principais domínios de aplicação idealizados para essa plataforma incluem Processamento de Imagem/Visão Computacional e motores de Inteligência Artificial. Para demonstrar a viabilidade do fluxo de design e explorar os benefícios de desempenho derivados do paralelismo, algoritmos básicos de processamento de imagem foram implementados como aplicações de prova de conceito. Dada a capacidade da plataforma de gerar tanto SoCs quanto MPSoCs, ambos os projetos foram produzidos e avaliados usando a aplicação de processamento de imagem. Essas avaliações revelaram as vantagens e limitações de cada configuração de sistema. Embora essa implementação inicial forneça insights valiosos, esforços adicionais são necessários para enriquecer o diretório de hardware dos nós e aprimorar aspectos de segurança e confiabilidade. A plataforma final apresentada é capaz de gerar múltiplas topologias de projeto, proporcionando flexibilidade para testar esses sistemas até as etapas de emulação e prototipagem, onde o desempenho e a correção podem ser avaliados.