Power optimization techniques for advanced CPUs at physical implementation level

Abstract

With the continuous growth and customer push to the requirements of embedded systems, smartphones, tablets, microcontrollers and the recent IoT (Internet of Things) market, more than ever the development of power efficient devices became a must, and highly crucial to achieve success in the digital design industry. Taking this into account, when developing modern advanced CPUs that are able to follow those industry requirements, power consumption is one of its key and most critical parameters. Meeting power consumption, operating frequency and silicon area, is a challenging task that usually implies in many trade-offs in the conception of an ASIC, as the strive for maximal power efficiency while offering good performance in small silicon area. This work presents the application of some power optimization techniques that can be performed on the context of physical implementation level with the help of advanced EDA tools’, in a modern advanced CPU design to be physically implemented in a 7nm process technology node. The investigation and exploration of the various possibilities and parameters variations offered by these tools can lead to PPA improvements, or even to the discovery of features or optimizations that doesn’t offer any improvements at the expense of considerable increase in processing runtime in the implementation flow. Characteristics like the use of different VT and channel length from multiple standard cell technology options and a multi bit flip-flop merging feature are addressed in this practical research work. The referred techniques are evaluated in terms of the collection of metrics, such as, power consumption, operating frequency, and silicon area, for different test cases.

Com o crescimento contínuo e pressão de mercado das exigências para sistemas embarcados, smartphones, tablets, microcontroladores e o recente ramo de Internet das Coisas (em inglês IoT), mais do que nunca o desenvolvimento de dispositivos de baixo consumo de energia tornaram-se obrigatórios e cruciais para que se obtenha sucesso na indústria de design de circuitos digitais. Em vista disso, ao desenvolver modernas e avançadas Unidades Centrais de Processamento (em inglês CPUs) que são capazes de atender a essas exigências da indústria e do mercado, consumo de energia é um dos parâmetros chave e mais críticos para que isso se torne uma possibilidade. Satisfazer requisitos de consumo de energia, frequência de operação e área de silício simultaneamente, é uma tarefa desafiadora que normalmente implica num compromisso de escolha entre a preservação de uma característica em detrimento de outra na concepção de Circuitos Integrados de Aplicação Específica (em inglês ASIC). Este trabalho apresenta a aplicação de algumas técnicas de otimização de consumo de energia que podem ser adotadas no contexto de implementação física, com a ajuda de ferramentas avançadas de automação de projeto de circuitos digitais, em um CPU avançado para ser fisicamente implementado em tecnologia de processo de fabricação de 7 nm. A investigação e exploração das várias possibilidades e variação de parâmetros oferecidas por essas ferramentas podem levar a otimização em termos de Consumo de energia, Performance e Área (em inglês PPA), ou até para a descoberta de certas optimizações ou opções que não oferecem algum benefício, proporcionando apenas um alto aumento em tempo de processamento no fluxo de implementação. Características como o uso de diferentes opções de Tensão de Limiar de transistor (em inglês VT), de comprimento de canal a partir de múltiplas opções de células padrão (em inglês standard cells) e a opção de utilização de flip-flops de multíplos bits são exploradas nesse projeto de graduação. As técnicas referidas são avaliadas em termos de métricas, como consumo de energia, frequência de operação e área de silício, para diferentes casos de teste.