Desenvolvimento da lógica de um equipamento de testes de capacetes com display integrado

Abstract

Este trabalho descreve o projeto e o desenvolvimento de parte da lógica programável de um equipamento de teste de capacetes com display integrado (em inglês Helmet Mounted Display, ou HMD). Este equipamento deve testar as diversas funcionalidades dos HMDs, como a geração de imagens e a comunicação serial. Além disso, a lógica do equipamento deve ser responsável por controlar o sequenciamento das suas fontes de tensão elétrica e realizar funções de autoteste, como a medida do consumo das fontes de tensão elétrica e a verificação da integridade dos canais de comunicação da placa. A partir dos requisitos dados e do estudo do hardware da placa, desenvolvida por um cliente, foi feito o projeto da lógica programável, posteriormente desenvolvida em VHDL. Neste trabalho, é descrita a arquitetura dos blocos de controle dos clocks, de aquisição de tensões e correntes da placa, de aquisição de entradas discretas, de sequenciamento das tensões elétricas, de autoteste e de geração de padrões stroke. Os blocos desenvolvidos foram testados através de simulações computacionais. A lógica implementada será gravada no FPGA Artix 7, da Xilinx, para o qual apresentou resultados satisfatórios em relação à ocupação de recursos e à temporização.

This paper describes the design and development of the programmable logic of a test equipment for Helmet Mounted Displays, or HMDs. This equipment shall test many of the features of HMDs, such as image generation and serial communication. Besides, the logic of the equipment shall be responsible for controlling the sequencing of its voltage sources and performing self-test functions, such as measurement of the power consumption of electrical voltage sources and verification of the integrity of the board communication channels. Based on the requirements and the study of the hardware, developed by a client, the programmable logic was designed and further developed in VHDL. In this paper, it is described the architecture of the clocks control, voltages and currents acquisition, the discrete inputs acquisition, the voltages sequencing, the self-test and the stroke patterns generation blocks. The developed blocks were tested through computer simulations. The logic implemented will be programmed in the Xilinx FPGA Artix 7, for which it presents satisfactory results concerning resources occupation and timing.