Design of Steel : a RISC-V Core

Abstract

Este trabalho apresenta o projeto do Steel, um microprocessador com 3 estágios de pipeline que implementa os conjuntos de instruções RV32I e Zicsr das especificações do RISC-V. A descrição do hardware (em Verilog) está disponível sob a Licença MIT no repositório online do projeto. A conformidade com as especificações do RISC-V foi certificada pela aplicação dos testes da RISC-V Compliance Suite. A performance foi medida com o benchmark EEMBC® CoreMark, atingindo o escore de 1.36 CoreMarks/MHz. O consumo de recursos em um FPGA Artix-7 foi comparado a outras duas implementações RISC-V similares, Ibex e SCR1. O Steel mostrou-se competitivo, utilizando apenas 1.626 look-up tables e 624 flip-flops. O core é uma implementação open-source documentada e pronta para uso por projetistas de sistemas embarcados.

This work presents the design of Steel, a microprocessor core with 3 pipeline stages that implements the instruction sets RV32I and Zicsr from RISC-V specifications. Its hardware description (in Verilog) is available under the MIT License in the project’s online repository. The compliance with RISC-V specifications was certified by applying the RISC-V Compliance Suite tests. The performance was measured using the EEMBC® CoreMark benchmark, reaching a score of 1.36 CoreMarks/MHz. The resource usage in an Artix-7 FPGA was compared to two other similar RISC-V implementations, Ibex and SCR1. Steel proved to be competitive, using only 1.626 lookup tables and 624 flip-flops. The core is a documented open-source implementation and is ready for use by embedded systems designers.