Técnicas probabilísticas para análise de yield em nível elétrico usando propagação de erros e derivadas numéricas

Abstract

Em tecnologias nanométricas, variações nos parâmetros CMOS são um desafio para o projeto de circuitos com yielda apropriado. Neste trabalho nós propomos uma metodologia eficiente e precisa para a modelagem estatística de circuitos. Propagação de erros e técnicas numéricas são aplicadas para a modelagem em nível elétrico de variações aleatórias e sistemáticas durante o processo de fabricação. O modelo considera covariâncias entre os parâmetros e correlação espacial, e tem como saída os estimadores estatísticos que podem ser usados em ferramentas de mais alto nível, tais como ferramentas de análise estatística de atraso (SSTA). Além disso, desenvolvemos uma metodologia para a análise quantitativa da contribuição de cada parâmetro para a variância da resposta do circuito. Como estudos de caso, modelamos o yield de uma memória SRAM e uma porta NOR dinâmica de pré-carga. No primeiro, consideramos o impacto do comprimento do canal e da tensão de limiar no tempo de acesso da célula de memória SRAM. Nós desenvolvemos um modelo probabilístico para o atraso de uma NOR dinâmica com keeperb estático, considerando variações na largura do canal e na tensão de limiar. Comparamos os resultados calculados pela metodologia proposta com dados estatístico obtidos a partir de simulações Monte Carlo. Reportamos ganho de desempenho de 70×, com um erro menor que 1%.