• Memory circuit hardening to Multiple-Cell Upsets 

      Brendler, Leonardo Heitich (2024) [Tese]
      A new era of space exploration is coming with an exponential increase in satellites and a drastic cost reduction. Memory circuits are a fundamental part of space applications, and techniques to deal with the radiation ...
    • Método para legalização de circuitos com células de altura múltipla 

      Ferreira, Jorge Alberto (2022) [Dissertação]
      Desde a década de 1970, novas tecnologias de semicondutores impactam nossa sociedade. Desde então, o número de componentes num mesmo circuito é dobrado a cada dois anos, seguindo a Lei de Moore. Com esse avanço, os ...
    • Minimização lógica por fusão de portas 

      Silva, Luciana Mendes da (2018) [Dissertação]
      Neste trabalho é apresentado um método para redução do número de transistores em circuitos integrados. Foram desenvolvidos um algoritmo e uma ferramenta de EDA baseada no mesmo, denominada de LOMGAM (Logic Minimization by ...
    • Modelamento do single-Event effiects em circuitos de memória FDSOI 

      Bartra, Walter Enrique Calienes (2016) [Dissertação]
      Este trabalho mostra a comparação dos efeitos das falhas provocadas pelos Single-Event Effects em dispositivos 28nm FDSOI, 28nm FDSOI High-K e 32nm Bulk CMOS e células de memória 6T SRAM feitas com estes dispositivos. Para ...
    • A new quadratic formulation for incremental timing-driven placement 

      Fogaça, Mateus Paiva (2016) [Dissertação]
      The interconnection delay is a dominant factor for achieving timing closure in nanoCMOS circuits. During physical synthesis, placement aims to spread cells in the available area while optimizing an objective function w.r.t. ...
    • Projeto de uma biblioteca de células para circuitos 3D monolíticos 

      Zanelli, Juliano Cavinato (2020) [Dissertação]
      Conforme a tecnologia avança, os dispositivos reduzem de tamanho e as interconexões são responsáveis pela maior parte do atraso do circuito quando comparadas a outros elementos do circuito. Circuitos monolíticos 3D ...
    • Projeto, verificação funcional e síntese de módulos funcionais para um comutador Gigabit Ethernet 

      Seclen, Jorge Lucio Tonfat (2011) [Dissertação]
      Este trabalho apresenta o projeto, a verificação funcional e a síntese dos módulos funcionais de um comutador Gigabit Ethernet. As funções destes módulos encontramse definidas nos padrões IEEE 802.1D, IEEE 802.1Q, IEEE ...
    • Protecting digital circuits against hold time violations due to process variations 

      Neuberger, Gustavo (2007) [Tese]
      Com o desenvolvimento da tecnologia CMOS, os circuitos estão ficando cada vez mais sujeitos a variabilidade no processo de fabricação. Variações estatísticas de processo são um ponto crítico para estratégias de projeto de ...
    • Radiation robustness of XOR and majority voter circuits at finFET technology under variability 

      Aguiar, Ygor Quadros de (2017) [Dissertação]
      Advances in microelectronics have contributed to the size reduction of the technological node, lowering the threshold voltage and increasing the operating frequency of the systems. Although it has positive outcomes related ...
    • Redução de congestionamento em roteamento global de circuitos VLSI 

      Nunes, Leandro de Morais (2013) [Dissertação]
      O Roteamento Global é responsável pelo planejamento da distribuição dos meios de interconexão dentro da área do circuito. Dentro da fase do projeto de circuitos conhecida como Síntese Física, essa fase situa-se após a etapa ...
    • Roteamento global de circuitos VLSI 

      Reimann, Tiago Jose (2013) [Dissertação]
      Este trabalho apresenta a implementação de um roteador global de circuitos integrados capaz de tratar os problemas de roteamento atuais, utilizando como referência para avaliação os circuitos de benchmark publicados durante ...
    • Simulação litográfica 

      Ferla, Tania Mara (2014) [Dissertação]
      Litografia óptica é o processo pelo qual os padrões desenhados pelos projetistas de circuitos integrados são transferidos para o wafer através de ondas de luz. Com a miniaturização dos componentes, aumenta cada vez mais a ...
    • Síntese automática do leiaute de redes de transistores 

      Ziesemer Junior, Adriel Mota (2014) [Tese]
      Fluxo de síntese física baseado em standard cells tem sido utilizado na indústria e academia já há um longo período de tempo. Esta técnica é conhecida por ser bastante confiável e previsível uma vez que a mesma biblioteca ...
    • Síntese automática do leiaute usando o ASTRAN 

      Moura, Gisell Borges (2017) [Dissertação]
      O trabalho usa a síntese do leiaute através do ASTRAN em circuitos que foram otimizados através da técnica de SCCG (Static CMOS Complex Gates) visando alcançar reduções em número de transistores. A metodologia apresentada ...
    • Tackling the drawbacks of a lagrangian relaxation based discrete gate sizing algorithm 

      Plácido, Henrique (2018) [Dissertação]
      The shrink of the devices sizes allows the number of transistors in the integrated circuits to grow, leading to an increase in the leakage power. The discrete gate sizing technique consists in assigning each gate of the ...
    • Transient-fault robust systems exploiting quasi-delay insensitive asynchronous circuits 

      Bastos, Rodrigo Possamai (2010) [Tese]
      Os circuitos integrados recentes baseados em tecnologias nanoeletrônicas estão significativamente mais vulneráveis a falhas transientes. Os erros gerados são assim também mais críticos do que eram antes. Esta tese apresenta ...
    • Transistor level automatic generation of radiation-hardened circuits 

      Lazzari, Cristiano (2007) [Tese]
      Tecnologias submicrônicas (DSM) têm inserido novos desafios ao projeto de circuitos devido a redução de geometrias, redução na tensão de alimentação, aumento da freqüência e aumento da densidade de lógica. Estas características ...
    • UFRGSPlace : a wirelength driven FPGA placement algorithm 

      Puget, Julia Casarin (2018) [Dissertação]
      FPGAs are semiconductor devices that can be reprogrammed to reach different application requirements after manufacturing. The architecture of an FPGA can be homogeneous, containing only standard blocks of an FPGA, IOs and ...
    • Utilizando folding no projeto de portas lógicas robustas à variabilidade de processo 

      Guex, Jerson Paulo (2013) [Dissertação]
      Este trabalho visa explorar técnicas de projeto de células que possibilitem a minimização dos efeitos da variabilidade de processo sobre o comportamento elétrico dos circuitos integrados. Para este trabalho foram abordados ...
    • Variability and voltage scaling aware FinFET design 

      Moraes, Leonardo Barlette de (2020) [Dissertação]
      Technology scaling alongside the increasing process variability impact in modern technology nodes are the main reasons to control deviations over metrics in IC nanometer designs. Also, given the increasing set of devices ...