Análise de topologias de filtros para aplicações em arquiteturas phase-locked loop

Abstract

Este trabalho descreve a análise e a comparação em termos de área e potência de topologias de filtros para aplicações em arquiteturas PLL (Phase Locked Loop) utilizado amplamente como sintetizador de frequência em comunicações sem fio. Estes filtros, analisados através de simulação SPICE, podem ser implementados em circuito integrado (ASIC) utilizando tecnologia CMOS com largura de canal de 0.60um. O principal objetivo deste trabalho é fazer uma análise entre topologias de filtros, para possibilitar a escolha da implementação que ocupe uma menor área em silício e apresente um menor consumo de potência. A análise é iniciada a partir da mesma alocação dos polos e zeros para os filtros, de forma que se possa fazer uma avaliação de filtros que atendam aos mesmos requisitos de desempenho. As topologias sob análise nesse trabalho são o filtro passivo, o filtro dualpat h e o filtro com multiplicador de capacitância.

This work describes the analysis and comparison in terms of area and power of loop filters topologies for aplications on phaseloc ked loop (PLL) architecture widely used as frequency synthesizer in wireless communications. These loop filters, analysed upon SPICE simulation can be implemented in a integrated circuit (ASIC) using a 0.60um CMOS technology. The main objective of this work is to analyse different filter topologies in order to choose the implementation that occupy the minimum silicon area, and yields less power consumption. The analysis starts with the poles and zeros location for all topologies of loop filters under study, in such a way that the comparison stabilishes between loop filters with the same performance requirements. The analysed topologies in this work are the passive loop filter, the dualpat h loop filter and the loop filter with capacitance multiplier.