Estruturas de teste para avaliação de variabilidade estatística em MOSFETs sub-100nm

Abstract

As variações nas características elétricas de dispositivos MOS são uma preocupação muito importante no projeto, manufatura e operação de circuitos integrados (CIs). Com a redução contínua (escalamento) das dimensões na tecnologia CMOS, variabilidade de processo se tornou um grande problema, afetando o desempenho e o rendimento positivo na produção destes circuitos integrados (CIs) densamente construídos. Nos atuais MOSFETs em escala abaixo de 100nm, a variação estatística de processo está aumentando e impõe um grande desafio para o projeto de circuitos analógicos e digitais. Em uma tentativa de encarar este desafio, veículos de teste estão sendo pesquisados e desenvolvidos para oferecer uma visão quantitativa sobre tais variações elétricas. Veículos de teste para avaliar variabilidade estatística em nanodispositivos CMOS são o foco deste trabalho de graduação. Este estudo irá conduzir à concepção de algumas partes do projeto de um chip de teste que abrange estudos científicos sobre caracterização estatística de variação de processo. Nesse contexto, este trabalho apresenta uma pesquisa bibliográfica sobre as estruturas de teste utilizadas em avaliações de variabilidade estatística e sobre quais são os circuitos e estruturas de teste mais adequados para um chip te teste CMOS. A partir disso, definiu-se que a área sob teste do chip será uma matriz de dispositivos, compreendendo uma matriz de MOSFETs contendo transistores projetados identicamente, os quais são ativados um de cada vez a partir dos sinais dos decodificadores de linhas e de colunas. Na literatura, comumente são utilizados dois decodificadores para acessar vários dispositivos sob teste. Esta é a melhor maneira de selecionar cada componente dentro da pastilha do chip (permitindo que um pequeno número de pinos do chip seja usado para acessar cada um dos milhares de componentes). Entretanto, os veículos de teste das estruturas devem ser precisos e rápidos para avaliação de mais de mil dispositivos. Por causa disso, um circuito de polarização também precisa ser implementado, já que as perdas de potencial de tensão e de corrente nos acessos deverão ser contornadas. Como resultado, o decodificador de endereços aliado a circuitos de polarização serão a melhor opção para selecionar e acessar vários dispositivos. A pesquisa também abrange um estudo de diferentes topologias de decodificadores, mostrando qual será mais adequada para a implementação do nosso decodificador para o chip teste. Conseqüentemente, diferentes tipos de decodificadores de endereços para seleção de componentes são discutidos e comparados a partir de trabalhos relacionados. Além disso, este trabalho mostra a especificação do projeto de todos esses circuitos e estruturas de teste para a avaliação de variabilidade estatística de MOSFETs em escala abaixo de 100nm.

Variations in the electrical characteristics of MOS devices have long been a concern for the design, manufacturing and operation of integrated circuits (ICs). With the continued scaling in CMOS technology, process variability has become a major issue affecting performance and yield in densely packed ICs. In current sub-100nm MOSFETs, statistical process variations are increasing and they impose a major challenge for digital and analog circuit design. In an attempt to face this challenge, test vehicles have been researched and developed to give quantitative insights about such electrical variations. Test vehicles to evaluate statistical variability on ultra-deep submicron CMOS nanodevices are the focus of this work. This study will lead to the design of parts of a test chip that comprises investigation about statistical process variation characterization. In this context, this work presents an investigation of how this evaluation had been done in the literature, including which are the best test circuits that may be developed for our test chip. Thus, in the test chip, the area under test will be a matrix of devices that comprises a MOSFET matrix with identical designed transistors, which are activated one at a time using row and column decoder’s signals. This is the best way to select each component within the die, allowing for a small number of chip pads for component access. They use two decoders to access many devices under test. Nevertheless, the structure test vehicle must be precise and fast to evaluate about one thousand devices. As a result an address decoder and a bias circuit will be the best option to select and access many devices. The research also comprises a study of which type of topology will be the best to develop our decoder design. Hence, different types of address decoders as a circuit for component selection are discussed and compared from related works. A transistor bias circuit must be developed also, in which potential losses and current leak paths must be circumvented. Also, this work shows the design specification of all this circuits and test structures for the evaluation of statistical variability on deep submicron MOSFET nanodevices.