Microeletrônicahttp://hdl.handle.net/10183/792024-03-29T00:31:02Z2024-03-29T00:31:02ZMemory circuit hardening to Multiple-Cell UpsetsBrendler, Leonardo Heitichhttp://hdl.handle.net/10183/2720542024-02-18T08:00:14Z2024-01-01T00:00:00ZMemory circuit hardening to Multiple-Cell Upsets
Brendler, Leonardo Heitich
A new era of space exploration is coming with an exponential increase in satellites and a drastic cost reduction. Memory circuits are a fundamental part of space applications, and techniques to deal with the radiation effects in these circuits are constantly studied without eliminating the need to develop new methods. With the advancements in technology scaling, the number of Multiple-Cell Upsets (MCUs) in a memory plan increases, making conventional techniques insufficient to maintain circuit robustness. In this context, this work details a new way to deal with the MCUs in Static Random-Access Memories (SRAMs) for space applications. The method involves of spatially interleaving a memory plan with a network of radiation detectors (detection cells). At the bottom of this plan, a logic circuit is implemented to create an alarm signal when a radiation-induced particle impacts the memory plan changing the detector’s state. The analyses present in this work can be divided into three stages. First, and as a proof-of-concept, a prototype circuit composed of the detection cells was manufactured in the 350 nm Complementary Metal-Oxide-Semiconductor (CMOS) Process Technology and tested considering two methodologies: electrically-induced Single Event Upset (SEU)/MCU testing and Single Event Effects (SEEs) laser testing. Silicon measurement results confirm the correct operation of the circuit, detecting single and multiple events inserted in different positions of the evaluated detection plans. Also, in a second stage, a 32 kb interleaved data/detection SRAM was designed in the 28 nm Fully Depleted Silicon On Insulator (FD-SOI) Technology and tested using post-layout simulations. Results confirm the correct operation of the data and the detection cells of the memory, also detecting single and multiple events inserted in different positions of the memory array. Due to its customizable nature, the proposed method allows varying the number of added detection cells allowing to explore the trade-off between robustness and hardware (circuit) overhead. In the last stage, a tool to automatically generate the layout of the core of a radiation-hardened SRAM was developed, facilitating the application of the new method and providing a range of sizes and protection configurations. Considering the ratio of the number of data and detection cells used in the SRAM designed in this work (50%), the detection method can provide a probability of detecting MCUs in a memory plan that can reach close to 100%. The new challenges arising from the increase in the MCU rate in modern nodes benefit the new method validated in this thesis because, with the increase in the number of events in a memory plan, the probability of detecting an event also increases.; Uma nova era de exploração espacial está chegando com um aumento exponencial no número de satélites e uma drástica redução nos custos de lançamento de foguetes. Os circuitos de memória são parte fundamental das aplicações espaciais, e técnicas para lidar com os efeitos da radiação nesses circuitos são constantemente estudadas, não eliminando a necessidade do desenvolvimento de novos métodos. Com o escalonamento das dimensões mínimas dos transistores, o número de Multiple-Cell Upsets (MCUs) em um plano de memória aumenta, tornando as técnicas convencionais insuficientes para manter a robustez do circuito. Nesse contexto, este trabalho detalha uma nova forma de lidar com MCUs em Memórias Estáticas de Acesso Aleatório (SRAMs) para aplicações espaciais. O método envolve intercalar espacialmente um plano de memória com uma rede de detectores de radiação (células de detecção). Na parte inferior deste plano, um circuito lógico é implementado para criar um sinal de alarme quando uma partícula induzida por radiação impacta o plano de memória alterando o estado do detector. As análises presentes neste trabalho podem ser divididas em três etapas. Primeiramente, e como prova de conceito, um protótipo de circuito composto pelos detectores de radiação foi fabricado na tecnologia de processo Semicondutor de Óxido Metálico Complementar (CMOS) de 350 nm e testado considerando duas metodologias: teste de Single Event Upset (SEU)/MCU induzido eletricamente e teste de Single Event Effect (SEE) a laser. Os resultados das medições no silício confirmam o correto funcionamento do circuito, detectando eventos únicos e múltiplos inseridos em diferentes posições dos planos de detecção avaliados. Ainda, em uma segunda etapa, uma SRAM com células de detecção/dados intercaladas de 32 kb foi projetada na tecnologia de Silício sobre Isolante Totalmente Reduzido (FD-SOI) de 28 nm e testada usando simulações pós-layout. Os resultados confirmam o correto funcionamento das células de dados e detecção da memória, também detectando eventos únicos e múltiplos inseridos em diferentes posições da matriz de memória. Devido à sua natureza customizável, o método proposto permite variar o número de células de detecção adicionadas permitindo a exploração do compromisso entre robustez e sobrecusto de hardware (circuito). Na última etapa, foi desenvolvida uma ferramenta para gerar automaticamente o layout do núcleo de uma SRAM robusta à radiação, facilitando a aplicação do novo método e fornecendo uma variedade de tamanhos e configuraçõesde proteção. Considerando a razão entre o número de células de memória e células de detecção utilizadas na SRAM projetada neste trabalho (50%), o método de detecção pode fornecer uma probabilidade de detecção de MCUs em um plano de memória que pode chegar próximo a 100%. Os novos desafios decorrentes do aumento da taxa de MCU em nodos modernos beneficiam o novo método validado nesta tese de doutorado, pois, com o aumento do número de eventos em um plano de memória, a probabilidade de detecção de um evento também aumenta.; Une nouvelle ère de l’exploration spatiale se profile avec une augmentation exponentielle du nombre de satellites et une réduction drastique des coûts de lancement des fusées. Les circuits mémoire constituent une partie fondamentale des applications spatiales, et des techniques pour faire face aux effets des radiations sur ces circuits font l’objet d’études constantes, ce qui n’élimine pas la nécessité de développer de nouvelles méthodes. Avec les progrès dans la réduction de la technologie, le nombre de Multiple-Cell Upsets (MCUs) dans un plan mémoire augmente, rendant les techniques conventionnelles insuffisantes pour maintenir la robustesse du circuit. Dans ce contexte, ce travail détaille une nouvelle manière de traiter les MCUs dans les Mémoires Statiques à Accès Aléatoire (SRAMs) pour les applications spatiales. La méthode consiste en une entrelacée spatiale d’un plan mémoire avec un réseau de détecteurs de radiation (cellules de détection). Au bas de ce plan, un circuit logique est mis en œuvre pour créer un signal d’alarme lorsqu’une particule induite par le rayonnement impacte le plan mémoire et modifie l’état du détecteur. Les analyses présentées dans ce travail peuvent être divisées en trois étapes. Tout d’abord, à titre de preuve de concept, un circuit prototype composé des détecteurs de rayonnement a été fabriqué dans la technologie de processus CMOS (Complementary Metal-Oxide-Semiconductor) 350 nm et testé selon deux méthodologies : les tests Single Event Upset (SEU)/MCU induits électriquement et les tests au laser pour les Single Event Effect (SEE). Les résultats des mesures sur silicium confirment le bon fonctionnement du circuit, détectant des événements uniques et multiples insérés à différentes positions des plans de détection évalués. Dans un deuxième temps, une SRAM de données/détection de 32 kb entrelacée a été conçue dans la technologie de 28 nm FD-SOI (Fully Depleted Silicon On Insulator) et testée à l’aide de simulations après la mise en page. Les résultats confirment le bon fonctionnement des cellules de données et de détection de la mémoire, détectant également des événements uniques et multiples insérés à différentes positions du réseau mémoire. En raison de sa nature personnalisable, la méthode proposée permet de varier le nombre de cellules de détection ajoutées en visant l’équilibre entre la robustesse et les surcoûts. Dans la dernière étape, un outil a été développé pour générer automatiquement la mise en page du cœur d’une SRAM résistante aux radiations, facilitant ainsi l’application de cette nouvelle approche et offrant une gamme de tailles et deconfigurations de protection. En considérant le rapport entre le nombre de cellules de données et de détection utilisées dans la SRAM conçue dans ce travail (50%), la méthode de détection peut fournir une probabilité de détection des MCU dans un plan de mémoire qui peut approcher les 100%. Les nouveaux défis découlant de l’augmentation du taux de MCU dans les nœuds modernes bénéficient de cette nouvelle méthode validée dans ce travail, car avec l’augmentation du nombre d’événements dans un plan de mémoire, la probabilité de détecter un événement augmente également.
2024-01-01T00:00:00ZFuncionalização de dissulfeto de molibdênio : explorando o potencial de líquidos iônicos para modificação e aprimoramento de propriedades de materiais bidimensionaisPluczinski, Lidiane da Silvahttp://hdl.handle.net/10183/2720472024-02-18T08:00:09Z2023-01-01T00:00:00ZFuncionalização de dissulfeto de molibdênio : explorando o potencial de líquidos iônicos para modificação e aprimoramento de propriedades de materiais bidimensionais
Pluczinski, Lidiane da Silva
Nos últimos anos, os materiais bidimensionais (2D), com destaque para o dissulfeto de molibdênio (MoS2), têm ganhado crescente importância na pesquisa em nanotecnologia e ciência dos materiais. O MoS2, composto por um átomo de molibdênio (Mo) entre dois átomos de enxofre (S), apresenta propriedades únicas derivadas de sua estrutura, oferecendo diversas aplicações. A deposição química em fase vapor (CVD) é uma abordagem comum para a síntese, mas enfrenta desafios, levando ao desenvolvimento do CVD via intermediário líquido fundido (ILF). Essa estratégia supera as limitações associadas às baixas pressões de vapor dos sólidos, e permite uma distribuição uniforme no substrato e crescimento autolimitado. Para aprimorar as propriedades do MoS2, funcionalizações com líquidos iônicos (LIs) têm sido aplicadas. Os LIs desempenham um papel crucial na funcionalização e dopagem da superfície do MoS2, sendo essenciais para futuras aplicações em dispositivos eletrônicos. Este estudo teve como objetivo desenvolver um método de encapsulamento para camadas bidimensionais de dicalcogenetos de metais de transição, com ênfase no MoS2, por meio da funcionalização com LIs. O objetivo secundário foi avaliar as alterações eletrônicas resultantes dessa estratégia de encapsulamento. Amostras foram sintetizadas via ILF e CVD, seguidas de funcionalização com LIs, e foram caracterizadas por meio de técnicas de microscopia óptica, espectroscopia Raman, espectroscopia de fotoluminescência (PL) e Espectroscopia de Fotoelétrons de Raios-X (XPS). Os resultados da síntese do MoS2 por duas rotas indicaram êxito, evidenciado pelas formas triangulares nas imagens de microscopia óptica. A fim de avaliar o impacto do LI na passivação de defeitos do MoS2, foi realizado um estudo utilizando um laser como fonte de excitação em condições ambientes. Os resultados indicaram um aumento na emissão quando as amostras não possuíam o encapsulamento do LI, sugerindo uma possível passivação de defeitos. Este achado demonstra a eficácia da proteção proporcionada pelo LI, visto que não houve um aumento expressivo na emissão após a aplicação do LI. Os dados obtidos sugerem funcionalização do MoS2 por LI associada à dopagem do tipo n, com implicações significativas para optoeletrônica. Embora esse estudo contribua para o entendimento do MoS2, ressalta-se que há espaço para futuras pesquisas, enfatizando a importância da abordagem utilizada na ampliação do conhecimento sobre materiais 2D.; In recent years, two-dimensional (2D) materials with a focus on molybdenum disulfide (MoS2), have gained increasing importance in nanotechnology and materials science research. MoS2, composed of one molybdenum (Mo) atom between two sulfur (S) atoms, exhibits unique properties derived from its structure, offering diverse applications. Chemical vapor deposition (CVD) is a common approach for synthesis but faces challenges, leading to the development of liquid intermediate phase (ILF) vapor deposition. This strategy overcomes limitations associated with low vapor pressures of solids, allowing uniform distribution on the substrate and self-limiting growth. To enhance MoS2 properties, functionalization with ionic liquids (ILs) has been applied. ILs play a crucial role in functionalization and doping of the MoS2 surface, essential for future applications in electronic devices. This study aimed to develop an encapsulation method for 2D layers of transition metal dichalcogenides, with an emphasis on MoS2, through functionalization with ILs. The secondary objective was to evaluate the electronic changes resulting from this encapsulation strategy. Samples were synthesized via ILF and CVD, followed by functionalization with ILs, and were characterized using optical microscopy, Raman spectroscopy, photoluminescence (PL) spectroscopy, and X-ray photoelectron spectroscopy (XPS). The synthesis results of MoS2 by the two routes indicated success, evidenced by triangular shapes in optical microscopy images. To assess the impact of IL on MoS2 defect passivation, a study using a laser as an excitation source under ambient conditions was conducted. Results indicated increased emission when samples lacked IL encapsulation, suggesting potential defect passivation. This finding demonstrates the efficacy of IL-provided protection, as there was no significant increase in emission after IL application. The data obtained suggest MoS2 functionalization by IL associated with n-type doping, with significant implications for optoelectronics. While this study contributes to MoS2 understanding, it underscores the need for future research, emphasizing the importance of the approach used in expanding knowledge about 2D materials.
2023-01-01T00:00:00ZAutomated design space exploration of approximate VLSI architectures for low-power tree-based learning modelsAbreu, Brunno Alves dehttp://hdl.handle.net/10183/2713142024-02-02T08:06:53Z2023-01-01T00:00:00ZAutomated design space exploration of approximate VLSI architectures for low-power tree-based learning models
Abreu, Brunno Alves de
The evolution in CMOS technology has led to an increased computational capacity of electronic devices, enabling complex applications to be processed in embedded platforms. An example of this is the growth of machine learning (ML) applications processed ondevice. These techniques are efficient for pattern-recognition and prediction, but require huge amounts of data and operations to generate models that can learn efficiently. Hence, when considering devices with battery constraints, such as wearables, simpler models like tree-based ones may be more suitable, given their power/energy efficiency. ML algorithms allow for the insertion of errors without necessarily compromising the output, making approximate computing (AxC) techniques promising alternatives to further decrease the power/energy costs of these applications. The problem that arises from this approach is that the use of AxC combined with model selection substantially increases the amount of parameters that must be considered and optimized during design space exploration (DSE). This thesis proposes the use of automated frameworks to generate ML VLSI accelerators and perform automatic synthesis, for different degrees of approximation, greatly speeding up the DSE process. The proposed frameworks automatically map ML models to HDL, employing AxC techniques in different layers to achieve improved energy/area savings. The efficiency of the proposed frameworks is assessed by exploring approximate VLSI architectures for Decision Trees (DT) and Random Forests (RF). Different model/design parameters were tested, namely tree depth, number of trees, and quantization level, adding up to 1540 compared designs. The other proposed frameworks explore techniques for approximating comparators and performing gate-level pruning in DTs/RFs. The models generated from the initial framework present power reductions of 10× or more for the same inference throughput reported in previous works. The remaining frameworks also obtained significant savings compared to the current state-of-the-art. The main contribution of this thesis is to enable an automated and comprehensive DSE of ML models, allowing designers to make a better-informed assessment of the trade-offs involved in this process.; A evolução da tecnologia CMOS tem levado a um aumento da capacidade computacional de dispositivos eletrônicos, permitindo o processamento de aplicações complexas em plataformas embarcadas. Um exemplo disso é o aumento de aplicações de aprendizado de máquina (ML) processadas no dispositivo. Essas técnicas são eficientes para reconhecimento de padrões e predição, mas requerem muitos dados e operações para gerar modelos eficientes. Assim, ao considerar dispositivos com limitações de bateria, como wearables, modelos simples como os baseados em árvores podem ser mais adequados, dada sua eficiência em potência/energia. Algoritmos de ML permitem a inserção de erros sem necessariamente comprometerem a saída, tornando técnicas de computação aproximada (AxC) alternativas promissoras para diminuir os custos energéticos dessas aplicações. O problema que surge é que o uso de AxC combinado com a seleção do modelo aumenta o número de parâmetros a serem considerados durante a exploração do espaço de projeto (DSE). Essa tese propõe o uso de frameworks para gerar aceleradores VLSI de ML e fazer a síntese automaticamente, para diferentes graus de aproximação, acelerando a DSE. Os frameworks propostos mapeiam modelos de ML para HDL, utilizando técnicas de AxC em diferentes camadas para atingir melhores economias de energia/área. A eficiência dos frameworks propostos é verificada explorando arquiteturas VLSI aproximadas para árvores de decisão (DT) e florestas randômicas (RF). Diferentes parâmetros foram testados, como profundidade da árvore, número de árvores e nível de quantização, somando 1540 designs. Os outros frameworks propostos exploram técnicas de aproximação de comparadores e gate-level pruning nas DTs/RFs. Os modelos gerados pelo framework inicial apresentam reduções de potência de 10× ou mais para a mesma vazão de inferência reportada em trabalhos anteriores. Os outros frameworks também obtiveram economias de potência significativas comparados ao estado-da-arte. A principal contribuição dessa tese é permitir uma DSE de modelos de ML automatizada, permitindo que projetistas façam uma verificação mais precisa dos trade-offs envolvidos no processo.
2023-01-01T00:00:00ZNon-linear shunt regulator based on a PWM RF power detector for RFID applicationsCantalice, Rafael Santiagohttp://hdl.handle.net/10183/2640252023-08-27T06:43:42Z2023-01-01T00:00:00ZNon-linear shunt regulator based on a PWM RF power detector for RFID applications
Cantalice, Rafael Santiago
Radio Frequency Identification (RFID) is utilized in a variety of applications, includ ing tagging animals and objects to make their identification (ID) easier to read and man age, similar to a bar code or QR code. In this regard, the goal of this research is to improve RFID transponder power regulation in order to increase reader distance. This thesis de scribes a non-linear shunt regulator that employs a Radio Frequency (RF) power detector based on the Pulse Width Modulation (PWM) technique to aim magnetically coupled RFID transponders. A quick voltage-clamp loop and a slow-accurate power detector loop are used in the proposed regulator architecture. The first loop ensures over-voltage pro tection, while the second loop gradually corrects the first loop’s imprecision based on the measured input power. To contextualize the issues and improvements of the new design, the state-of-the-art in RFID power management and RF power detector are covered first. The new architecture is specified after theoretical development, electrical simulations, and the design of the new architecture is implemented. The entire regulator design was prototyped as part of a commercial low-frequency (134 kHz) RFID transponder in a 180 nm CMOS process. The regulator deal with a sinusoidal voltage at its input generated by the LC tank that extracts energy from the reader to supply its circuitry. The use of a 3.3V standard process for the analog circuitry in order to decrease the fabrication cost by not using the high voltage module (5 V for example) complicates the system design. Even though the proposed solution aims to regulate the input voltage precisely at 3.6 V maximum, the maximum voltage supported by 3.3 V standard module using two feedback is achieved. The total RFID transponder area of 870x870 µm² was obtained, with 130x230 µm² related to the regulator circuit area only. Both resonant and supply capacitors are imple mented on the chip. The complete system consumes a maximum current of 4.5 µA, over a wide RF input power range that is modulated by the distance between the reader and the transponder. As the power detector corrects the imprecision of the shunt regulator com posed by simple diodes due to its process, voltage and temperature (PVT), the transponder performance was measured with and without the shunt regulator enabled. Results show an improvement of 16.7 % in the communication distance between the transponder and the reader.; Identificação por Rádio Frequência (RFID) é usada em muitas aplicações, colocando etiquetas eletrônicas em animais e objetos para facilitar a leitura a fim de melhorar o gerenciamento destes. Nesse contexto, essa dissertação tem como objetivo melhorar a regulação de potência em chips de RFID a fim de aumentar a distância de leitura. Essa dissertação apresenta um nova arquitetura de regulador paralelo, não linear, que usa um detector de potência de Rádio Frequência (RF) baseado em uma técnica de modulação de pulso (PWM) para aplicação de RFID que usam o princípio de comunicação por acopla mento magnético. A arquitetura de regulador proposto é composta de duas realimen tações: uma realimentação usa um limitador de tensão rápido e a outra usa um detector de potência lento porém preciso. O primeiro garante a proteção contra sobre tensão e o segundo corrige a imprecisão do primeiro de acordo com a potência do sinal de entrada. Primeiramente, o estado da arte em regulação de sitemas de RFID bem como em detectores de potência RF são feitos para contextualizar os problemas e melhorias da nova arquitetura. Um desenvolvimento teórico seguido por simulações elétricas e o projeto do circuito da nova arquitetura de regulador paralelo são abordadas em detalhes. A circuito foi implementado em um processo CMOS de 180 nm como parte de um Chip de RFID de baixa frequência (134 kHz). O regulador lida com uma tensão senoidal (134 kHz) na sua entrada, gerada por um tanque LC que extrai energia provinda do leitor e que é usada alimentar todo o chip. Devido ao uso de um processo padrão 3.3 V CMOS para implementação do circuitos analógicos a fim de diminuir o custo de fabricação com o não uso do modulo de alta tensão (Ex. 5 V), impondo dificuldades no projeto do sistema, mesmo assim a solução proposta regula a tensão de entrada do chip em 3.6 V, máxima suportada pela tecnologia, com o uso das duas malhas de realimentação. A área total do Chip de RFID é de 870x870 µm², com 130x230 µm² para apenas o circuito de regulação. Os capacitores de ressonância e de alimentação foram integrados no Chip. O sistema completo consome 4.5 µA, sobre uma ampla gama de potência de entrada que é modulada pela distância entre o leitor e a tag. Como o detector de potência corrige a imprecisão do limitador de tensão composto de diodos devido a variação em processo, tensão e temperatura (PVT), a distância de leitura foi medida com e sem o detector de potência habilitado. Os resultados mostraram uma melhoria de 16.7 % na distância de comunicação.
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