Geração de memórias de programa em Verilog compatível com a plataforma Pitanga

Abstract

Este estudo compara o uso de Diagramas de Decisão Binária (BDDs) e técnicas de redução de circuitos combinacionais na geração de descrições de hardware em Verilog, a partir da memória de processadores didáticos. Os BDDs oferecem representações eficientes de funções Booleanas, enquanto as técnicas de redução simplificam circuitos. Explorou-se o processador Neander para aplicação desses métodos e geração de código Verilog, sendo feita a avaliação no âmbito da otimização de circuitos combinacionais na plataforma Pitanga/inPlace.

This study compares the use of Binary Decision Diagrams (BDDs) and reduction techniques of combinational circuits in generating hardware descriptions in Verilog, from memory of didactic processors. BDDs offer efficient representations of Boolean functions, while reduction techniques simplify circuits. We explored the Neander processor to apply these methods and generate Verilog code, with the evaluation being carried out in the context of optimizing combinational circuits on the Pitanga/inPlace platform.