Análise de variabilidade e desempenho em transistores ELT para aplicações analógicas

Abstract

Este trabalho estuda os impactos no desempenho elétrico e na variabilidade de transistores MOSFETs projetados utilizando a técnica de geometria fechada (do inglês “Enclosed Layout Transistor” – ELT), uma técnica de proteção às radiações ionizantes em nível de projeto utilizada para mitigar os efeitos da dose ionizante total (do inglês “Total Ionizing Dose” – TID). Sua geometria fechada reduz as correntes de fugas de dreno induzidas por radiações ionizantes tanto para terminais de um mesmo transistor ou de transistores vizinhos. Este tipo de transistor normalmente apresenta as regiões dos terminais interno e externo com áreas diferentes, o que resulta em uma assimetria entre o dreno e a fonte do dispositivo. Esta assimetria se reflete no seu comportamento elétrico, onde a configuração dos terminais impacta no desempenho elétrico do transistor. A proposta de (CARDOSO, 2018) de realizar a simetria de área entre os terminais, denominada Pseudo-Simetria por não ser uma simetria propriamente dita, também foi investigada neste trabalho. Esta técnica tem como objetivo mitigar as diferenças de desempenho ocasionadas pela assimetria do dispositivo. A associação de ELTs em série e em paralelo também é investigada, com o intuito de aumentar a faixa de razões de aspecto possíveis do ELT equivalente. Foram medidas 25 amostras de 22 congifurações diferentes de transistores, fabricados numa tecnologia Bulk de 130nm. Curvas de IDxVDS e IDxVGS foram extraídas experimentalmente e através dos dados experimentais foram estimadas a tensão de limiar, a transcondutância e a resistência de saída em saturação dos dispositivos analisados. Foi analisado também o impacto da variabilidade nos dados obtidos através de seus desvios padrões e coeficientes de variação. Os resultados experimentais mostram que utilizar a Pseudo-Simetria melhora desempenho elétrico do ELT em relação ao ELT com áreas de terminais diferentes, tornando seu comportamento elétrico mais próximo de um transistor retangular de mesma razão de aspecto. Também foi observado que o uso da técnica de ELT, com ou sem Pseudo-Simetria, não apresenta impacto aparente na variabilidade do dispositivo projetado, com o maior coeficiente de variação registrado neste trabalho de aproximadamente 10%, o que indica uma tendência amostral homogênea.

This work studies the impacts in performance and variability of MOSFET transistors designed with the enclosed layout technique (ELT), a radiation hardening-by design technique used to mitigate the effects of total ionizing dose (TID). Its closed geometry reduced the leakage currents induced by the ionizing radiation between the terminals of the same transistor or between the terminals of neighboring devices. This type of transistor usually present asymmetry between their internal and external terminal regions, meaning that the drain and source regions of the transistor are asymmetric. This difference affects its electrical behavior, where the configuration of the drain and source terminals influence the devices performance. The proposal of Cardoso (2018), which consists in implementing an area symmetry between the terminals, named Pseudo Symmetry, because it is not really a full symmetry, was also investigated in this work. Its purpose is to mitigate the performance limitations derived from the device asymmetry. The parallel and series association of ELTs is also explored, in an attempt to increase the achievable aspect ratio range of the equivalent ELT. Twenty-five samples of twenty-two different devices fabricated in a 130nm technology were measured. Its IDxVDS and IDxVGS curves were experimentally extracted and the threshold voltage, the transconductance and the output resistance of the measured devices were estimated. The impact on the variability was also analyzed, estimating the mean deviations and variation coefficients. The results indicate that the use of Pseudo-Symmetry enhance the ELT performance and makes its electrical behavior closer to a rectangular transistor, when compared to an asymmetric ELT. It was also observed that the implementation of the ELT technique, with or without the Pseudo-Symmetry, does not impact negatively on the device variability, presenting a maximum variation coefficient of approximately 10%, which indicates a homogeneous sampling trend.