Avaliação de aspectos de projeto analógico usando enclosed layout transistors em tecnologia CMOS

Abstract

Este trabalho estuda o fluxo de projeto analógico com ferramentas de EDA (Electronic Design Automation) comerciais, adotando técnicas de proteção em nível de layout (RHBD – do inglês - Radiation Hardened-By-Design) através do uso de transistores de geometria fechada (ELT – do inglês - Enclosed Layout Transistor) na construção de circuitos integrados. A radiação ionizante de origem espacial pode interferir no correto funcionamento dos dispositivos eletrônicos que operam no espaço ou em altitudes elevadas. O uso de ELTs é uma conhecida técnica de proteção em nível de layout dos transistores, que pode reduzir as correntes de fuga entre transistores vizinhos ou entre os terminais de um mesmo dispositivo, quando estes são submetidos aos efeitos de dose total ionizante (TID – do inglês – Total Ionizing Dose). O uso desse tipo de transistor de geometria fechada implica no acréscimo de desafios em aspectos que tangem ao projeto dos circuitos analógicos. Por exemplo, a extração do W/L dos ELTs. A determinação do W/L de forma correta é importante para definição de parâmetros no projeto analógico como, correntes de polarização, transcondutância de porta e condutância de saída. Com isso, neste trabalho, aspectos relacionados à extração do W/L de ELTs são investigados através da comparação dos diferentes modelos usando simulações. As análises mostram que as divergências entre os métodos podem apresentar cerca de 29 % de diferença entre o modelo utilizado pela ferramenta de EDA e o modelo matemático mais aceito quando L=4xLmin. Outro aspecto que pode impactar o projeto analógico com esses transistores é a sua natureza assimétrica Ou seja, tipicamente as regiões de dreno e fonte dos ELTs são diferentes. Com isso, o comportamento elétrico do ELT configurado com o dreno sendo o terminal interno tende a ser diferente do dispositivo que usa o dreno como terminal externo. Visando obter simetria do dispositivo de geometria fechada é proposto o uso de ELT-PS (Pseudo Simétrico) que apresenta área de dreno e fonte iguais. Os resultados de simulações mostram que os transistores com essas dimensões tendem a apresentar um comportamento elétrico mais aproximado aos transistores com layout standard. O projeto de circuitos com uso de ELTs limita a faixa de W/L possíveis de serem atingidas. Visando aumentar essa gama de possibilidades de W/L, esse trabalho propõe o estudo de associações em série e em paralelo de ELTs. Os resultados das análises da associação de quatro transistores em série e em paralelo mostram que essa estratégia pode ser útil para aumentar a faixa possível de W/L em relação a um único transistor, como também na economia de área ocupada pelo layout. A precisão desses aspectos levantados sobre o uso de ELT foram analisados através de simulações e prototipação/medições experimentais de 22 circuitos. De forma a permitir fazer comparações, os circuitos fabricados têm nas suas estruturas dispositivos ELTs e transistores com layout padrão de porta retangular. As análises experimentais foram feitas e as curvas IDxVDS e IDxVGS foram levantadas, mostrando que os ELT-PS exibem uma diferença de cerca de 45% na corrente de dreno quando é comparado com o transistor de porta retangular, quando VDS= 600 mV e VGS=600 mV. Considerando os ELTs assimétricos, essa diferença sobe para cerca de 80% Isso demostra a potencialidade do ELT-PS em aproximar os seus resultados em relação aos transistores de porta retangular de mesma razão de aspecto. Os resultados da extração do W/L dos ELTs indicam que o modelo proposto por (XUE, 2011) é o que apresenta maior concordância com os dados experimentais com erros máximo de +10,78%. O modelo proposto por (GIRALDO 1998) também exibem bons resultados com -12,24% de divergência máxima em relação aos dados experimentais. Os resultados experimentais das associações paralelas de ELTs indicaram que as razões de aspecto podem, dependendo das condições de polarização, ser multiplicadas por um fator quatro em relação a uma configuração com um único transistor. Do mesmo modo que, nas associações série a razão pode ser dividida por um fator quatro. O impacto de se utilizar ELTs no layout de um circuito mais complexo também foi investigado utilizando um amplificador operacional presente em um modulador sigma delta como estudo de caso. Os resultados oriundos de simulação indicam uma modificação máxima nas tensões de polarização foi de aproximadamente 58 mV. Já o produto ganho largura de faixa exibiu uma redução de 20 MHz da configuração protegida com ELT em relação à versão com layout convencional.

This work studies the analog design flow with commercial Electronic Design Automation (EDA) tools, adopting Radiation Hardening-By-Design (RHBD) techniques by using Enclosed Layout Transistor (ELT) in the design of integrated circuits. Ionizing radiation from spatial origin may interfere in the correct functionality of electronic devices operating in space or at high altitudes. The use of ELTs is a well-known layout hardening technique that can reduce current leakage between adjacent transistors or between terminals of the same device when they are exposed to ionizing radiation. The use of this type of transistor with enclosed geometry implies in additional challenges in the design of analog circuits, as for example, the extraction of ELTs aspect ratio (W/L). Properly determination of W/L is important for defining parameters in analog design, such as: bias currents, gate transconductance and output conductance. Thus, in this work, aspects related to W/L extraction of ELTs are investigated by comparing different models by means of electrical simulations. Analyses show that divergences of estimation methods may present about 29% difference, when considering the difference between the model used by the EDA tool and the most accepted mathematical model, for L=4xLmin. Another aspect that can impact analog design with these transistors is their asymmetric nature, since the drain and source regions of ELTs are usually different. Thus, the electrical behavior of the ELT configured with drain being the inner terminal tends to be different from device that uses the drain as outer terminal. In order to obtain symmetry of the enclosed geometry device the use of Pseudo Symmetric ELTs (that has equal drain and source areas) is proposed in this thesis. The simulation results show that transistors with these dimensions tend to exhibit an electrical behavior closer to transistors with standard layout with the same aspect ratio The design of circuits with the use of ELTs imposes limits on the possible range of W/L to be reached. In order to increase this range of W/L possibilities, this work proposes the study of series and parallel associations of ELTs. The results of analysis considering association of four transistors in series and in parallel show that this strategy can be useful to raise the possible range of W/L compared with a single transistor, as well as in the economy of area occupied by the layout. Besides the analyses using spice simulations, experimental measurements on 22 prototyped circuits were performed. In order to make comparisons, the manufactured circuits were designed both with ELT devices and transistors with standard layout (with rectangular gate). Analyses in individual transistors were done by measuring the IDxVDS and IDxVGS curves. Results show that the ELT-PS presents near 45% difference in the drain current when compared to the rectangular gate transistor, when VDS=600 mV and VGS=600 mV. Considering asymmetric ELTs, this difference rises to around 80%. This demonstrates the potential of the ELT-PS in order to approximate its results related to the rectangular gate transistors with the same aspect ratio. The results of W/L extraction of the ELTs indicate that the model proposed by (XUE, 2011) presents highest agreement with the experimental data with maximum errors of +10.78%. The model proposed by (GIRALDO 1998) also shows good results with -12.24% of maximum divergence according to the experimental data The experimental results of the parallel associations of ELTs indicated that the aspect ratios may, depending on the biasing conditions, be multiplied by a factor of four compared with a single transistor configuration. Similarly, in series associations, the ratio can be divided by a factor four. The impact of using ELTs in the layout of a more complex circuit was also investigated using an operational amplifier present in a sigma-delta modulator as a case study. The results from simulation indicate maximum shift in the bias voltages of approximately 58 mV, when substituting the NMOS transistors by ELT devices. Additionally, the gain-bandwidth product exhibited 20 MHz reduction in the version hardened with ELT when compared to the version with conventional layout.